2015, 37(12): 3030-3040.
doi: 10.11999/JEIT150249
摘要:
該文針對新型FPGA可編程邏輯單元與非錐(And-Inverter Cone, AIC)的結構特性,提出一系列方案以得到優(yōu)化的邏輯簇互連結構,包括:移除輸出級交叉矩陣,單級反相交叉矩陣,低負載電路優(yōu)化,將反饋和輸出選擇功能分開,限制AIC輸出級數的基礎上移除中間級交叉矩陣,與LUT架構進行混合等。通過大量的實驗,得出針對面積延時積最優(yōu)的AIC簇互連結構,與Altera公司的FPGA芯片Stratix-IV結構相比,該結構邏輯功能簇本身面積減小9.06%, MCNC應用電路集在基于優(yōu)化的AIC FPGA架構上實現(xiàn)的平均面積延時積減小40.82%, VTR應用電路集平均面積延時積減小17.38%;與原有的AIC結構相比,簇面積減小23.16%, MCNC應用電路集平均面積延時減小27.15%, VTR應用電路集平均面積延時積減小15.26%。